看一看：基于数字移相的高精度脉宽测量系统

摘要：采取XILINX公司的SpartanII系列FPGA芯片设计了1种基于数字移相技术的高精度脉宽丈量系统，同时给出了系统的仿真结果和精度分析。与通常的脉冲计数法相比，该系统的最大丈量误差减小到原来的34.2％。 关键词：脉宽丈量 数字移相 脉冲计数法 FPGA 在丈量与仪器仪表领域，常常需要对数字信号的脉冲宽度进行丈量。这类丈量通常采取脉冲计数法，即在待测信号的高电平或低电平用1高频时钟脉冲进行计数，然后根据脉冲的个数计算待测信号宽度，如图1所示。待测信号相对计数时钟通常是独立的，其上升、降落沿不可能正好落在时钟的边沿上，因此该法的最大丈量误差为1个时钟周期。例如采取80MHz的高频时钟，最大误差为12．5ns。 提高脉冲计数法的精度通常有两个思路：提高计数时钟频率和使用时幅转换技术。时钟频率越高，丈量误差越小，但是频率越高对芯片的性能要求也越高拆迁户口可以迁入户吗。例如要求1ns的丈量误差时，时钟频率就需要提高到1GHz，此时1般计数器芯片很难正常工作，同时也会带来电路板的布线、材料选择、加工等诸多问题。时幅转换技术虽然对时钟频率不要求，但由于采取模拟电路，在待测信号频率比较高的情况下容易受噪声干扰，而且当要求连续丈量信号的脉宽时，电路反应的快速性方面就存在1定问题。辨别于以上两种方法，本文提出另外1种利用数字移相技术提高脉宽丈量精度的思路并使用FPGA芯片实现测试系统。1丈量原理所谓移相是指对两路同频信号，以其中1路为参考信号，另外1路相对该参考信号做超前或滞后的移动构成相位差。数字移相通常采取延时方法，以延时的长短来决定两数字信号间的相位差，本文提出的丈量原理正是基于数字移相技术。如图2所示，原始计数时钟信号CLK0通过移相后得到CLK90、CLKl80、CLK270，相位顺次相差90°，用这4路时钟信号同时驱动4个相同的计数器对待测信号进行计数。设时钟频率为f，周期为T，4个计数器的计数个数分别为m1、m2、m3和m4，则最后脉宽丈量值为：可以看到，这类方法实际等效于将原始计数时钟4倍频，以4f的时钟频率对待测信号进行计数丈量，从而将丈量精度提高到原来的4倍。例如原始计数时钟为80MHz时农村土地征收属于什么法，系统的等效计数频率则为320MHz，如果不考虑各路计数时钟间的相对延迟时间误差，其丈量的最大误差将降为原来的4分之1，仅为3．125ns。同时，该法保证了全部电路的最大工作频率仍为人避免了时钟频率提高带来的1系列问题。2系统实现系统实现的最关键部分是保证送入各计数器的时钟相对延迟精度，即要保证计数时钟之间的相位差。由于通常原始时钟频率已相对较高(通常接近100MHz)，周期在10~20ns之间，因此对时钟的延迟时间只有几ns，使用普通的延迟线芯片没法到达精度要求；同时为了不电路板内芯片间传送延迟的影响，保证测试系统的精度、稳定性和柔性。本文采用现场可编程门阵列(FPGA)来实现所提出的丈量方法。系统结构如图3所示。晶振产生原始输入时钟，通过移相计数模块后得到脉宽的丈量值，丈量结果送人FIFO缓存中，以加快数据处理速度，最后通过PCI总线完成与计算机的数据传输。逻辑控制用来调和各模块间的时序，保证系统的正常运行。为提高测试系统的灵活性和方便性，系统建立了内部寄存器，通过软件修改寄存器的值可以控制测试系统的启动停止，选择丈量高电平或低电同等。移相计数模块、FIFO缓冲和逻辑控制均在FPGA芯片内实现，芯片使用XILINX公司的SpartanII系列。SpartanII系列是1款高性能、低价位的FPGA芯片，其最高运行频率为200MHz，这里选用其中的XC2S15⑹(⑹为速度等级)。芯片提供了4个高精度片内数字延迟锁定环路(Delay-Locked Loop，即DLL)，可以保证芯片内时钟信号的零传送延迟和低的时钟倾斜(Clock Skew)；同时可以方便地实现对时钟信号的常常使用控制，如移相、倍频、分频等。在HDL程序设计中，可以使用符号CLKDLL调用片内DLL结构，其管脚图如图4所示。主要管脚说明以下：资讯分类行业动态帮助文档展会专题报道5金人物商家文章